TR-5001综合测试机

TR-5001综合测试机：

C-2

C-2-1 TTL逻辑闸测试原理(TTL Logic Test Theorem)

标准逻辑闸依其逻辑行为可分为 AND、OR、XOR、NOT、NAND、NOR、 FLIPFLOP等两态组件及OPEN DRAIN，TRI-STATE等组件。上述组件依其复合变化方式以真值表向量PATTERN 方式量测。标准逻辑闸依其包装别名属性区分为 74LS244、74F244、74ACT244 或74HCT244 等，但其真值表向量PATTERN为相同PATTERN。AND、OR、XOR、NOT、NAND及NOR输入状态需维持至输出检测完才可放开。FLIPFLOP等时序组件输入状态于触发条件发生时其输出即锁住于两态之间。

标准逻辑闸依其接口接脚属性可分为输入，两态输出，三态输出，OPEN DRAIN输出，双向，电源等不同类型的脚位。OPEN DRAIN输出逻辑状态会与另一独立组件输出产生Wire AND的行为。TRI-STATE组件多数应用于共享BUS上，于输出端必需有浮接隔离的能力。

标准逻辑闸依其接口接脚准位可分VIH、VIL、VOH及VOL等临界准位。 TTL、CMOS、LVDS、GTL等临界准位均有其设定法则，VIH 的设定值需大于规格表中 VIH 的更小值且不能超过该组件电源准位来设定，VIL 的设定值需小于规格表中 VIL 的更大值且不能超过该组件电源准位。

标准逻辑闸于不同拓朴 (Topology) 下衍生不同的自动分析条件。如某输入脚接地，则该脚位不可测试。如三个组件 U1，U2，U3 共享一组BUS 时，于测试 U1 组件之前必须 Disable U2 及 U3 组件输出端于浮接状态。 TR-5001综合测试机

C-2-1-1 输入及输出顺序(Input and Output Sequence)

基本上TTL的测试过程中，测试数据处理的顺序是先处理输入脚位的测试数据再处理输出脚位的测试数据。一个 TTL IC 或其中的一个 Gate 都有多个输入及输出的脚位数量。当有多个输入或输出脚位时，必须依序一一处理，其顺序和测试链接库有关系，因为测试数据是由测试链接库经过 ATPG 的分析后产生的。 当待测IC不是由多个Gate组成时，也就是一个IC就是一个 Gate 时，其顺序是依照脚位的顺序，由开始脚位到末位一个脚位依序对输入脚位输入测试数据，待全部输入脚位的测试数据处理完后再由开始脚位到末位一个脚位依序对输出脚位侦测输出的数据。但是有一个例外状况，如果其中一个输入脚位其数据为 Trigger型态的信号时，此输入脚位的数据必须保留到其他的输入脚位的数据都处理后再处理此Trigger 信号，再侦测输出脚位数据。例如 74380。

当待测 IC 由多个 Gate 组成时，输出输入的顺序是依照测试数据中 #GROUP 内的顺序一一处理。同样的，待此 Gate 全部输入脚位的测试数据处理完后再依序对此 Gate 的输出脚位侦测输出的数据。如果其中一个输入脚位其数据为Trigger 型态的信号时，此输入脚位的数据必须保留到其他的输入脚位的数据都处理后再处理此Trigger 信号，再侦测输出脚位数据。例如 7400、 7474 等。

C-2-1-2 GROUP 设定技巧

在 TTL 数据中，#GROUP 数据可说明 IC 内 Gate 之间的关系。一个三个脚位的 gate 若包含 2 个输入脚及 1 个输出脚，则 #GROUP 数据可设定成以下两种模式。

#GROUP=1,3

2,1,4

与

#GROUP=1,3

1,2,4

在一般状况下，这两种模式的测试结果应该相同。如果详细讨论细部的测试动作，这两行有一个特别的意义。在每一种设定中，脚位 2 的测试数据比脚位 1 的测试数据先输入。当测试线路需要这样的测试条件时，可以利用这个技巧来完成。

C-2-2 Tree-Chain 测试原理

绝大部分芯片组件于功能测试时需要大量的测试 Pattern，利用其Function Pattern来检测芯片组件是否有制程上的问题，但是这样的做法并不实际。不仅需要较长的测试时间，且增加开发测试程序的难度。所以近年来，内建Tree Chain 架构的 IC 也越来越多。

Tree Chain 的测试是藉由待测 IC 内部的 Gate串联成 Chain 结构，再以 TTL 测试理论测试此内建的 Chain 结构的测试方法，以判断 IC 是否有开路的问题。早期的 Tree Chain 设计为 And Gate 或 Nand Gate 所组成，称为 And Tree 或 Nand Tree。 但此种架构有部分缺点，近来 Tree Chain 渐渐设计为 Xor Gate 所组成，称为 Xor Tree。 Xor Tree 无串接脚位开路造成可测率下降的问题。 

所以要达成 Tree Chain 测试的首要条件就是待测 IC 必须要内建为了测试 Tree Chain 所设计的线路。因为 Tree Chain 是为了测试所内建的测试线路，这个测试线路当然不是此 IC 一般正常的工作线路，然而这些线路是共享所有的输出及输入点。所以在执行 Tree Chain 测试之前，必须要求 IC 进入测试模式， 也就是要输入测试命令给待测 IC。 

进入 Tree Chain 测试模式则视不同芯片的规格表 (Data Sheet) 内描述的方式有所不同，称为 Tree Chain 命令。 Tree Chain 是由 多个 Gate 所组成的，因每个 Gate 的输出点连接到下一个 Gate 的输入点，所以称为 Chain List，每个 Chain 的末尾一个 Gate 的输出点称为 Output， 测试时藉由这个点得到的输出数据作为测试结果，以判断 IC 是否有开路的问题。

Chain List 的组成架构中，每一个 Chain有多个输入点和一个输出点。在 Tree Chain 的测试算法中，每个输入点的输入数据和输出点的输出数据并未描述在链接库及衍生出来的测试程序中，而是已经建立在系统软件内。系统软件依据 Chain List 的数量自动计算每个输入点应该有的输入数据，并且透过输入数据的变化而侦测其输出数据来判断是否有测试缺陷的情形。

C-2-2-1 测试命令执行动作

一般来说，较复杂的测试命令为多脚位且包含 Clock 形式的测试命令，例如 ：

          1 0 1 0 1 0 1 0 1 0 

          1 1 1 1 1 1 1 1 1 1  

          1 1 1 1 1 1 1 1 1 1 

          1 1 1 1 1 1 1 1 1 1 

          0 0 0 0 0 0 0 0 0 0 

          0 0 0 0 0 0 0 0 0 0 

          0 0 0 0 0 1 1 1 1 1 

          0 0 0 0 0 0 0 0 0 0

此 pattern 命令需控制 8 个脚位的输入，而 Pattern 深度为 10 笔。 

依照 pattern 的顺序由左而右输入待测零件。

C-2-2-2 Tree Chain 测试算法(Tree Chain Test Algorithm)

Chain List测试算法依照其内部 Gate 的架构有所差异，每个 Chain 分别独立测试。 基本上此 Chain 的所有输入脚位依序变化输入准位，由更接近此 Chain 的输出点的前一输入脚位给予转态的信号并观察输出点是否有转态发生。正在变化状态的脚位称为待测脚位，如果此 Tree 为 Nand 或XOR时，待测脚位的前一个及前三个脚位必须同时设为低准位。每次待测脚位由高准位变为低准位时读取一次输出脚位准位，当待测脚位由低准位变为高准位时读取另一次输出脚位准位，这两次读取的结果若不相同，表示此待测脚位为正常状态。反之，则表示此待测脚位缺陷。

C-2-3 Memory 测试原理

基本上， Memory IC 的动态测试依照被测试的内存区块数量可分为 partial cell 测试及 full cell 测试。 Cell，其意义为 Memory IC 内其中一个地址的内存区块，也就是透过 Address Bus 指定内存地址执行读写的更小内存单位。 而一个 Memory IC 是由成千上万个 cell 所组成的。 所谓 full cell 测试其意义为对整个 Memory IC 的所有内存区块执行读写的测试动作。 这样的测试方式虽然可测试全部的内存区块， 但是测试时间很长且是没有必要的。 

若以制程问题来讨论， 测试一个 Memory IC 是否缺陷只需要测试某些特定的 Address 及 Data 内容，就可以测试所有脚位的功能是否正常。 这些特定的 Address 及 Data 是经过设计的， 并不是任意取几个 Address 或  Data 来测试。 这些设计过的 Address， Data 可以达到每一个输出及输入脚位都有 “0”, “1” 的变化而且能够侦测制程缺陷的问题。  

当然，full cell 的测试并不是没有优点，每一个 cell 都测试可以检查每一个 cell 的 read / write 数据是否正常。 但这种测试方法一般使用在 IC 制造厂， 在组装生产在线并不需要这样的测试方法。 也就是说， 只需要测试经过设计的特定 Address 及 Data 来测试少数特定的 cell 就足够了，这就是 partial cell 测试。 不但可以节省测试时间， 而且达到相同的可测率.